Kritisches Problem
Ja, die ATX-PLL-zu-fPLL-Abstandsanforderung für Transceiver-L- und H-Kacheln gilt bei Verwendung von Konfigurationsprofilen auf Stratix® 10-Geräten.
Wenn Ihre benachbarten ATX PLL und FPLL Komponenten die Konfigurationsprofilfunktion verwenden, um auf unterschiedliche Datenraten neu zu konfigurieren, müssen Sie manuell überprüfen, ob die Abstandsanforderung von ATX PLL zu fPLL für alle Konfigurationsprofilkombinationen erfüllt ist.
Eine kritische Warnung wird von der Quartus® Prime-Software ausgegeben, wenn das Standardprofil der ATX PLL und fPLL gegen die Abstandsanforderung von ATX PLL zu fPLL verstößt. Nachfolgend finden Sie ein Beispiel für eine kritische Warnung.
Kritische Warnung(18499): FPLL <Gen_LHDx0.LHDx0|Gen_FPLL. Gen_FPLLUSR0. FPLL_i0|xcvr_fpll_s10_htile_0|fpll_inst > liegen zu nahe an ATX PLL <Gen_LHDx1.LHDx1|Gen_ATXPLL. Gen_ATXUSR0. ATXPLL_i0|xcvr_atx_pll_s10_htile_0|ct1_atx_pll_inst>.
FPLL mit VCO-Frequenzen innerhalb von 50 MHz von benachbarten ATX PLL müssen durch eine FPLL getrennt werden. Ändern Sie die Einschränkungen für die FPLL-Position im Zuweisungseditor, um fPLLs so zu gestalten, dass sie mindestens eine ATX-PLL voneinander entfernt sind.
Im folgenden Beispiel wird jedoch keine kritische Warnung von der Quartus® Prime-Software ausgegeben, da die Standardprofile die VCO-Frequenzregel für den ATX PLL-zu-fPLL-Abstand erfüllen.
Die fPLL ist auf den Standort beschränkt HSSICR2CMUFPLL_2T4DB
Profil 0 = 10G3 (Standard zur Kompilierzeit)
Profil 1 = 12G5
Die ATX-PLL ist auf den Standort beschränkt HSSICR2PMALCPLL_2T4DB
Profil 0 = 10G3
Profil 1 = 12G5 (Standard zur Kompilierzeit)
Die Intel® Stratix® 10 L- und H-Tile ATX PLL zu fPLL-Abstandsanforderung ist in "3.1.1.1. ATX PLL zu fPLL Spacing Requirements" des Intel® Stratix® 10 L- und H-Tile Transceiver PHY IP Benutzerhandbuchs.