Artikel-ID: 000077411 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 07.06.2019

Was sind die Intel® Stratix® 10 E-Tile native PHY IP Core anfängliche Anpassungsstufen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ein Intel® Stratix® 10 E-Tile Native PHY IP-Kern verfügt über zwei Hauptempfänger-Adaptationsmodi. Die ursprüngliche Anpassung wird verwendet, um die PMA auf bekanntermaßen gute Einstellungen zu kalibrieren. Weitere Informationen zum Nutzungsmodell finden Sie im Benutzerhandbuch für E-Tile Transceiver PHY.

    Die anfängliche Anpassung kann mit 3 verschiedenen Aufwandsstufen ausgeführt werden, die sich auf die zu vervollständigende Zeit auswirken:

    1. Geringer Aufwand (00_effort) – nur für NRZ Ethernet AN/LT und CPRI Protokolle verwendet und am schnellsten abzuschließen.

    2. Medium Effort (05_effort) – wird für PAM4 Ethernet AN/LT nur verwendet, um die IEEE-Verbindungszeit von 3s zu erfüllen.

    3. Volle Anstrengungen (10_effort) – die allgemeine Nutzung (NRZ und PAM4), die für beste Leistung und Stabilität sorgt, dauert die meiste Zeit bis zum Abschluss – der am meisten empfohlene Kalibrierungsmodus.

    Register 0x200, Bits [1:0], kann eingestellt werden, um die Anstrengungsebene zu wählen:

    [1:0] = 0 – 00_effort

    [1:0] = 1 – 05_effort

    [1:0] = 2 – 10_effort

    Hier sind Beispiel-Register-Schreibvorgänge zur Verwendung der ersten Adaptation, internes oder serielles Loopback, PRBS31 und ausführen der ersten Anpassung mit voller Anstrengung:

    0x200[7:0]: 8'hD2

    0x201[7:0]: 8'h02

    0x202[7:0]: 8'h01

    0x203[7:0]: 8'h96

    Die oben dargestellte "2" kann entweder in eine 1 (für mittleren Einsatz) oder eine 0 (für geringen Aufwand) anfängliche Anpassung geändert werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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