Artikel-ID: 000077405 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.12.2019

Warum gibt es keine PLLs, wenn ich das Projekt mit den Intel® Stratix® 10 FPGA E-tile Transceiver-Kanälen kompiliere?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dies ist ein erwartetes Verhalten.  Sie sehen, dass die Nutzung von "Gesamt-PLLs" 0 ist, wenn Sie nur Intel® Stratix® 10 FPGA E-Kachel-Transceiver-Kanäle im Design instanziieren. Die Intel® Stratix® 10 FPGA E-Kachel-Transceiver-Kanal-Phase-Locked-Loop (PLL) würde in der Gesamtübersicht der PLLs nicht gerechnet.

    Wenn Sie beispielsweise Intel® Stratix® 10 Gerät 1ST280EY2F55 verwenden und vier E-tile Transceiver-Kanäle instanziieren. Nach der Kompilierung sehen Sie weiterhin die "Gesamt-PLLs 0/64(0%)" in der Flussübersicht des Kompilierungsberichts.

     

    Lösung

    Alle im Kompilierungsbericht aufgeführten PLLs werden von den Intel® Stratix® 10 IOPLL- und H-Kachel-Transceiver-PLLs beigesteuert. Für Intel® Stratix® 10 Gerät 1ST280EY2F55 bestehen die insgesamt 64 PLLs aus 24xIOPLLs, 8xfPLLs aus H-Kachel, 8xATX PLLs aus H-Kachel-Transceiver und 24 CDR-PLLs aus H-Kachel-Transceiver. Intel® Stratix® 10 FPGA E-Kachel-Transceiver-Kanal-PLLs werden nicht gerechnet.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Stratix® 10 DX FPGA
    เอฟพีจีเอ Intel® Stratix® 10 TX
    เอฟพีจีเอ Intel® Stratix® 10 MX

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