Artikel-ID: 000077396 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.02.2019

Warum schlägt meine Interlaken (2. Generation) Intel® Stratix® 10 FPGA IP mit 25 Gbit/s Lanes das Timing des Schließens fehl, wenn sie auf ein Intel® Stratix® 10 E-tile Engineering Sample (ES) Gerät abzielen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Interlaken (2. Generation) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Varianten der Interlaken (2. Generation) Intel® Stratix® 10 FPGA IP mit 25 Gbit/s Lanes unterstützen Keine Engineering Sample (ES) Geräte.

    Lösung

    Um die beste "Ergebnisqualität" für den zeitlichen Abschluss zu erhalten, starten Sie Design Space Explorer II in der Intel® Quartus® Prime-Software und führen Sie einen Seed-Sweep durch.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX

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