Für Multi-Bank-Wide-TX-Konfigurationen mit externem PLL unter Verwendung Stratix® 10-Geräte-LVDS-IP sind nur die zweiten Taktpaare vom externen PLL (Koppelung durch [1]) gültig.
Dies wird in der nächsten Version des Intel® Stratix 10 Geräts High-Speed LVDS I/O Benutzerhandbuch aktualisiert
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