Artikel-ID: 000077384 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 05.12.2017

Wie kann ich die Uhr mit pipe_pclk verbinden, wenn Intel® Arria® 10 FPGA Transceiver native PHY im PIPE-Modus verwendet wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Transceiver Native PHY Intel® Arria® 10 Cyclone® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

tx_clkout ist für pipe_pclk bevorzugt. Die Frequenz ändert sich automatisch gemäß der Gen1/Gen2/Gen3 Geschwindigkeit und Datenbreitenkonfiguration.

Lösung

Verwenden Sie je nach Konfiguration der Verbindungsbreite immer den mittleren tx_clkout , um den Taktverzerrung zwischen den Kanälen zu minimieren. Für Instanzen:

  • x1 und x2 - > tx_clkout verwenden[0]
  • x4 --> tx_clkout[1] oder tx_clkout[2] verwenden
  • x8 --> tx_clkout [3] oder tx_clkout[4] verwenden

Der hclk_out Port der nativen PHY kann gleiten bleiben. Es handelt sich im Wesentlichen um einen Feed über die Version des hclk_in , der von der Tx Phasensperrschleife (PLL) geliefert wird. In der Regel wird dieser Takt nicht verwendet, weil seine Frequenz festgelegt ist. Sie wird nur verwendet, wenn das geistige Eigentum (IP) des Dritten einen festen Frequenztakt erfordert.

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