Artikel-ID: 000077367 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.01.2020

Warum wird das Intel® Arria®-10-Gerät fPLL nicht durch das pll_powerdown Eingangssignal zurückgesetzt?

Umgebung

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Standardmäßig wird das interne Reset-Signal des Intel® Arria® 10-fPLL-IP-Kerns vom Avalon-MM-Register gesteuert, aber nicht vom pll_powerdown Eingangssignal. Daher wird die Intel® Arria® 10 fPLL nicht zurückgesetzt, wenn das pll_powerdown Eingangssignal geltend macht.

Lösung

Fügen Sie die folgende QSF-Zuweisung hinzu, um die Reset-Steuerung aus dem Avalon-MM-Register in die pll_powerdown-Eingabe zu ändern:

set_global_assignment -Name VERILOG_MACRO "ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1"

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Intel® Arria® 10 FPGAs und SoC FPGAs

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