Artikel-ID: 000077360 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.12.2017

Können die start_of_burst- und end_of_burst Signale gleichzeitig für die Serial Lite III FPGA IP auf Arria® 10 und Stratix® 10 Geräten geltend gemacht werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Serieller Lite III Streaming Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ja. Die Serial Lite III FPGA IP unterstützt eine Burst-Länge von mindestens einem Zyklus für die Quelldatenschnittstelle. Sie können die start_of_burst - und end_of_burst-Signale im selben Taktzyklus für Quelldaten eines Zyklus bestätigen.

    Lösung

    N/A

    Weitere Informationen

    N/A

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs

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