Aufgrund eines Fehlers in der Arria 10 Geräts Native PHY IP können Designs, die die Konfigurationsprofile-Funktion verwenden, Pfade enthalten, die nicht zeitkonferent sind, wenn die native PHY-IP an einem anderen Ort als dem Quartus Prime Project-Ordner generiert wird.
Die Sende-Timing-Informationen für jedes der Konfigurationsprofile sind in der IP-generierten .datei enthalten, auf die die native PHY IP .qip-Datei verweist.
Die von der nativen PHY-IP generierten Konfigurationsprofile sind standortsensible. Wenn die native PHY-IP an einem anderen Ort als dem Projektverzeichnis von Quartus Prime generiert wird, werden die Dateien .pdf übersehen. Das Projekt wird erfolgreich kompiliert, ohne die .compiler timing files zu verwenden. Allerdings fehlen die Zeitabläufe für die nicht standardmäßigen Konfigurationsprofile.
Die Quartus Prime Software bietet keine Warnung.
In diesem Szenario ist die standardmäßige native PHY-IP-Konfiguration der zeitlichen Planung, aber die alternativen Konfigurationsprofile sind es nicht.
Wie kann ich feststellen, ob mein Design betroffen ist?
Sie können Ihr Quartus Prime-Projekt überprüfen, um zu sehen, ob Sie mit dem angeschlossenen check_transceiver_profiles.tcl-Skript betroffen sind. Das Skript identifiziert fehlende .csv-Dateien und potenzielle fehlende Timing-Arcs. Sie können die Datei aus dem Dropdown-Menü Quartus Prime Tools > TCL Scripts beziehen. Die Ausgabe des Skripts kann im Register System im Fenster Nachrichten angezeigt werden.
Problemumgehung 1
Stellen Sie sicher, dass die native PHY-IP im Projektverzeichnis Quartus Prime platziert wird. Sie können dies tun, indem Sie die Datei .qsys im selben Ordner wie die Datei .qpf platzieren. Sie können die IP dann von diesem Speicherort aus erneut erstellen.
Problemumgehung 2
Ändern Sie die relativen Pfade in der folgenden IP-generierten Datei in "alle" .csv-Dateien:
\\\altera_xcvr_native_a10_16*\_altera_xcvr_native_a10_16*_*.sv
Von:
reconfig_settings
.hssi_10g_rx_pcs_reconfig_settings(".//altera_xcvr_native_a10_16*/rcfg_timing_db/hssi_10g_rx_pcs_reconfig_settings_*.. ")
.hssi_10g_tx_pcs_reconfig_settings(".//altera_xcvr_native_a10_16*/rcfg_timing_db/hssi_10g_tx_pcs_reconfig_settings_*.hssi_10g_tx_pcs_reconfig_settings_")
.......
An
reconfig_settings
.hssi_10g_rx_pcs_reconfig_settings("//altera_xcvr_native_a10_16*/rcfg_timing_db/hssi_10g_rx_pcs_reconfig_settings_*.")
.hssi_10g_tx_pcs_reconfig_settings("//altera_xcvr_native_a10_16*/rcfg_timing_db/hssi_10g_tx_pcs_reconfig_settings_*.")
.......
Wie kann ich mein vorinstalliertes und geroutete Design anhand dieser Problemumgehungen analysieren?
Nachdem Sie eine der oben genannten Problemumgehungen angewendet haben, können Sie den TimeQuest Timing Analyzer aus dem Dropdown-Menü Quartus Prime Processing>Start>Start TimeQuest Timing Analyzer erneut ausführen.
Wenn Benutzer timing-Analysen direkt im TimeQuest GUI durchführen, müssen Sie den Befehl "create_timing_netlist -force_dat" verwenden, nachdem Sie entweder eine Problemumgehung angewendet haben, um die Timing-Netliste mit den aktualisierten Timing-Informationen zu erstellen.
Problemumgehung/Beheben
