Artikel-ID: 000077351 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.05.2021

Warum können die Intel® Stratix® 10-Ethernet-100G-Designbeispiele nicht mit dem Ethernet-Switch interopiert und Pakete an den Switch senden?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 19.1 und neuer können Sie unter Verwendung der folgenden Intel Ethernet IP-Designbeispiele feststellen, dass der Ethernet-Switch alle Pakete, die vom Intel® Stratix® 10 Gerät gesendet werden, fallen lassen:

  • E-Kachel-Hard-IP-Intel® Stratix® 10 Designbeispiele
  • Beispiel für die H-Kachel Hard IP for Ethernet Intel® Stratix® 10 FPGA IP
  • Beispiel für ein 100-G-Ethernet-Intel® Stratix® 10-FPGA-IP-Design

Der Ethernet-Switch unterstützt das angegebene Typ-/Längenfeld des Ethernet-Frame in den oben genannten Designbeispielen nicht.

Lösung

Um das Problem zu beheben, ändern Sie die alt_aeuex_packet_client_tx.v-Datei im Verzeichnis /hardware_test_design/common/ , um die Nutzlastlänge auf 0x88b5 zu ändern und das Design neu zu kompilieren.

 

Ersetzen Sie die folgende Anweisung:

dout_next = {DEST_ADDR, SRC_ADDR, {2'b00,payload_length},index, {6{rjunk}}};

Mit:

dout_next = {DEST_ADDR, SRC_ADDR, {2'b00,payload_length},index, {6{rjunk}}};

dout_next = {DEST_ADDR, SRC_ADDR, {16'h88b5},index, {6{rjunk}}};

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 6 Produkte

เอฟพีจีเอ Intel® Stratix® 10 GX
Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
เอฟพีจีเอ Intel® Stratix® 10 MX
เอฟพีจีเอ Intel® Stratix® 10 TX
Intel® Stratix® 10 DX FPGA
Intel® Stratix® 10 GT SoC-FPGA

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