Artikel-ID: 000077350 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.06.2020

Warum kann mein Stratix® IV GX Geräte-Transceiver dynamisches Rekonfigurationsdesign nicht TX PLLs in der Quartus® II Software zusammenführen?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ihr Stratix IV GX Geräte-Transceiver dynamisches Neukonfigurationsdesign führt TX PLLs nicht in der Quartus II Software zusammen, wenn Sie Ihrer Quartus Settings File (.qsf) GXB_TX_PLL_RECONFIG_GROUP Zuweisungen nicht hinzugefügt haben.

    Die GXB_TX_PLL_RECONFIG_GROUP QSF-Zuweisung informiert den Empfänger darüber, welche TX-PLLs innerhalb der AltGX-Transceiver instanziiert werden sollen.

    Lösung

    Die unten stehenden Beispielbeschränkungen gelten für zwei ALTGX-Transceiver-IPs, die für die dynamische Neukonfiguration konfiguriert sind, um zwischen einer CMU TX PLL innerhalb einer Bank, einer ATX PLL, die sich immer außerhalb der Transceiver-Bank befindet, und einer CMU, die sich in einer alternativen Transceiver-Bank zum Kanal befindet, zu wechseln.

    • set_instance_assignment -name GXB_TX_PLL_RECONFIG_GROUP 0 -zu "PMAPCS_PHY0| PMAPCS_PHY0_alt4gxb:PMAPCS_PHY0_alt4gxb_component|tx_pll0"
    • set_instance_assignment -name GXB_TX_PLL_RECONFIG_GROUP 0 bis "PMAPCS_PHY1| PMAPCS_PHY1_alt4gxb:PMAPCS_PHY1_alt4gxb_component|tx_pll0"
    • set_instance_assignment -name GXB_TX_PLL_RECONFIG_GROUP 1 -zu "PMAPCS_PHY0| PMAPCS_PHY0_alt4gxb: PMAPCS_PHY0_alt4gxb_component|atx_pll0"
    • set_instance_assignment -name GXB_TX_PLL_RECONFIG_GROUP 1 -zu "PMAPCS_PHY1| PMAPCS_PHY1_alt4gxb:PMAPCS_PHY1_alt4gxb_component|atx_pll0"
    • set_instance_assignment -name GXB_TX_PLL_RECONFIG_GROUP 2 -zu "PMAPCS_PHY0| PMAPCS_PHY0_alt4gxb:PMAPCS_PHY0_alt4gxb_component|tx_pll_edge0"
    • set_instance_assignment -name GXB_TX_PLL_RECONFIG_GROUP 2 -zu "PMAPCS_PHY1| PMAPCS_PHY1_alt4gxb:PMAPCS_PHY1_alt4gxb_component|tx_pll_edge0"

    |tx_pll0 ist eine CMU innerhalb der Transceiver-Bank, in der sich der Kanal befindet.

    |atx_pll0 ist ein ATX PLL, der sich immer außerhalb einer Transceiver-Bank befindet, in der sich der Kanal befindet.

    |tx_pll_edge0 ist eine CMU in einer alternativen Transceiver-Bank, in der sich der Kanal befindet.

    Sie können den Quartus II RTL Viewer verwenden, um zu den TX PLLs in der AltGX-Komponente zu navigieren, und klicken Sie mit der rechten Maustaste, um das TX PLL im Quartus II Assignment Editor zu finden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® IV GX

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