Möglicherweise sehe ich bei Intel® Stratix® 10 Geräten einen falschen PreSICE Transceiver-Kalibrierungs-Takt, wenn die Intel Quartus® Prime Software eine alte Version Ihrer OSC_CLK_1 Quartus Settings File (QSF) Zuweisung zwischengespeichert hat.
Im FPGA befindet sich ein PLL, der den Takt von der OSC_CLK_1 Pin empfängt und einen 250-MHz-Kalibrierungs-Takt an PreSICE liefert. Dieser Takt wird verwendet, um alle Intel Stratix 10 L-Tile und H-Tile Geräte ATX PLLs, fPLLs, CDR/CMU PLLs und PMAs zu kalibrieren.
Die Taktquelle und Taktfrequenz wird in der GUI für Intel Quartus Prime Project Device und Pin Option oder in der unten stehenden QSF-Datei-Beispielzuweisung ausgewählt.
set_global_assignment -Name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
Wenn Sie kürzlich Ihre Konfigurationstaktquelle-Einstellung in der Intel Quartus Prime Software geändert haben, kann eine alte Version zwischengespeichert und von der Intel Quartus-Software verwendet werden. Dies kann zu einer falschen Frequenzkalibrierung führen, die zu einer höheren Bit-Fehlerrate (BER) auf Ihrem Intel Stratix 10 L-Tile oder H-Tile Geräte-Transceiver-Kanal führen kann.
Um dieses Problem zu umgehen, können Sie Ihre Intel Quartus Prime Datenbank säubern, nachdem Sie die Einstellung Configuration Clock Source geändert haben. Sie können dies über die Intel Quartus Prime Software-Menüs tun, wie unten gezeigt.
Project > Clean Project > alle Revisionen
Sie müssen dann Ihr Intel Quartus Prime-Projekt erneut kompilieren.
