Aufgrund eines Problems im Intel® Stratix®10 L-Tile/H-Tile Transceiver RX Core FIFO wird der Paketverlust in der RX-Schnittstelle beobachtet, wenn alle folgenden Bedingungen erfüllt sind:
- Erweiterter PCS-Transceiver RX Core FIFO ist im 10GBASE-R-Modus konfiguriert
- Nicht-Null-PPM zwischen dem TX-Link-Partner und dem Intel Stratix-10-Transceiver RX; und der Intel Stratix 10 RX CDR wiederhergestellter Takt ist langsamer als der rx_coreclkin
- Das Zurücksetzen der Transceiver-PHY könnte das Problem auslösen
Typische von diesem Problem betroffene Anwendungen sind:
- 10GBASE-R, 10GBASE-R geringe Latenz oder 10GBASE-R mit KR FEC-Voreinstellungen in nativer PHY IP
- 10GBASE-KR PHY IP
- 10GBASE-R Beispieldesign für Ethernet 10G MAC IP mit geringer Latenz
Wenn das Problem auftritt, werden die IDLE-Zeichen fälschlicherweise zwischen paket-Präambeln eingefügt. Der beschädigte Paketheader kann auf der MAC-Ebene nicht erkannt werden, was zu Paketverlust führt.
Verwenden Sie die folgenden Problemumgehungen, um dieses Problem zu vermeiden.
- Verwenden Sie 0 PPM Taktung zwischen TX-Verbindungspartner und Intel® Stratix® 10-Transceiver RX
- Verwenden Sie die 1G/2,5G/5G/10G Multi-Rate Ethernet PHY IP als Alternative, die ähnliche RX Core FIFO Funktionalität in der Kernlogik implementiert
Dieses Problem wird in einer zukünftigen Version der Intel® Quartus® Prime Pro Software behoben.