Artikel-ID: 000077317 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.12.2019

Warum könnte mein Intel® Stratix® 10-L-Tile- oder H-Tile-Transceiver-Gerät die Übertragung von Daten beenden, wenn sie mit der Intel® Quartus® Prime Software-Versionen 19.3 und früher kompiliert wurden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Stratix® 10 L-Tile und H-tile Transceiver-Kalibriercode-Firmware in den Intel Quartus Prime Pro Softwareversionen 19.3 und früher kann ein Transceiver-Kalibrierungszugriff den Senderpuffer willkürlich herunterfahren.

    Eine Hintergrundkalibrierung oder Benutzer-Rekalibrierung eines beliebigen Kanals, ATX PLL oder fPLL innerhalb der Transceiver-Kachel kann dazu führen.

    In diesem Fall wird der Transceiver-Kanal-PMA-Register-Offset-0x112 beschädigt und 0x00. Dies liegt daran, dass 0x112[0] cgb_powerdown darstellt und den TX-Puffer herunterfährt, wenn er "0" ist.

    Dieses Problem kann in jedem Transceiver L-Tile oder H-Tile auftreten, der in Intel® Stratix® 10 GX-, SX-, MX- und TX-Geräten verwendet wird, die mit den Intel Quartus Prime Pro Softwareversionen 19.3 und früher kompiliert wurden.

    Beispiel für die Verwendung von Transceiver-Konfigurationen, die sich auf folgende Anwendungen auswirken können:

    1. H-Tile-Transceiver der Serienproduktion mit Datenraten≥ 17,5 Gbit/s, bei denen die Hintergrundkalibrierung automatisch durch die Intel Quartus Prime Pro Software aktiviert ist.
    2. Jedes Transceiver-L-Tile- oder H-Tile-Design mit mehr als einem verwendeten Transceiver-Kanal und jeder Benutzer-Rekalibrierungsprozess wird durchgeführt.
    3. Alle unten aufgeführten Intel IPs sind betroffen.
    Serielles Protokoll     Intel FPGA IPs
    Ethernet-H-Kachel Hard IP für Ethernet-Intel FPGA IP
    25G-Ethernet-Intel FPGA IP
    Geringe Latenz mit 100 G Ethernet-Intel FPGA IP
    Geringe Latenz bei 40 G Ethernet-Intel FPGA IP
    10GBASE-KR PHY-Intel Stratix 10 FPGA IP
    1G/2,5G/5G/10G Multi-Rate-Ethernet-Intel FPGA IP
    Interlaken Interlaken (2. Generation) Intel FPGA IP
    SerialLite Serial lite III Streaming-Intel FPGA IP
    Serial RapidIO RapidIO II Intel FPGA IP*
    JESD JESD204B Intel FPGA IP*
    Audio-/Video-Display-Port-Intel FPGA IP
    HDMI-Intel FPGA IP
    SDI-II-Intel FPGA IP
    Transceiver PHY L-Kachel/H-Kachel Transceiver native PHY Intel Stratix 10 FPGA IP*
     
    * Diese IP führt keine Kalibrierung selbst durch, aber Sie können eine solche abschließen.
     
    Die Intel Stratix 10 Hard IP für PCI Express™ IP Core für Stratix 10 L-Tile und H-Tile Geräte sind von diesem Problem nicht betroffen.
     
    Lösung

    Dieses Problem wird in den Intel® Quartus® Prime Pro Softwareversionen 19.4 und neuer behoben.

    Um dieses Problem zu beheben, aktualisieren Sie auf die neueste Geräte-Manager-Firmware für die Intel® Quartus® Prime Pro Edition Software 21.1/21.2/21.3/21.4/22.1/22.2/22.3.

     

    Die neuesten Firmware-Versionen des Geräte-Managers sind über den folgenden Link verfügbar:

    Was ist die neueste Geräte-Firmware für Intel® Agilex™ und Intel® Stratix® 10 Geräte?

    Wenn Sie Programmierdateien (. POF. RBF. RPD. JIC), die von Ihrem generiert werden. Die SOF-Datei mit den Intel Quartus Prime Pro Edition Softwareversionen 19.3 und älter muss entweder mit der Intel Quartus Prime Pro Software Version 19.4 Programmer oder der Intel Quartus Prime Pro Software Version 19.1, 19.2 oder 19.3 aktualisiert werden, wenn ein Patch installiert ist.

    Dieses Problem wird auch im Intel® Stratix® 10 Device L-Tile und H-Tile Transceiver Calibration Code Firmware Update, Kundenberatung ADV1919 beschrieben.

    /content/dam/www/programmable/us/en/pdfs/literature/pcn/adv1919.pdf

     

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX
    Intel® Stratix® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Stratix® 10 GX

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