Sie können simplex Transceiver-PHYs im Platform Designer zusammenführen, wenn Sie Intel® Arria® 10 und Intel® Stratix® 10 L-Tile/H-Tile-Geräte mit Wire-Level-Expressions verwenden.
Wenn Intel Arria 10 und Intel Stratix 10 L-Tile/H-Tile-Gerät simplex PHYs in einen einzigen duplex-physischen Kanal aufgeteilt wird, muss eine Intel® Quartus® Prime Software Transceiver-Transceiver-Transceiver-Regel befolgt werden, dass die reconfig_address, reconfig_data, reconfig_write und reconfig_read Signale der einfachen TX- und RX-Transceiver-PHYs Avalon® Memory Mapped (AVMM)-Schnittstelle üblich sein müssen.
Die vollständigen Regeln für Transceiver sind in den folgenden Benutzerhandbüchern aufgeführt:
- Benutzerhandbuch für Intel Arria-10-Transceiver-PHY
- Benutzerhandbuch für die 10-L- und H-Tile Transceiver PHY Intel Stratix
Die Intel Arria 10 und Intel Stratix 10 L-Tile/H-Tile Gerät Simplex TX und RX Transceiver PHYs teilen sich einen gemeinsamen Adressraum.
Der Platform Designer in der Intel Quartus Prime Software erstellt eine Fehlermeldung überlappenden Adressraum, wenn sich die simplex TX und RX PHYs den gleichen Adressraum teilen. Die Korrektur dieser Adressraumüberlappung im Platform Designer führt dazu, dass Logik zwischen dem Transceiver TX und RX PHY Avalon Speicher zugeordneten Schnittstellen eingefügt wird, was die Intel Quartus Prime Software Transceiver Transceiver-Regelanforderung für einen gemeinsamen Avalon Memory Mapped Bus verletzt. Das Design passt nicht in die Intel Quartus Prime Software.
Sie können Wire-Level-Expressions im Intel Platform Designer verwenden, damit transceiver TX und RX PHYs den gleichen Adressraum teilen können.
Das nachstehende Beispiel zeigt, wie Sie Wire-Level Expressions im Platform Designer mit einer Transmitter-PHY namens "TX" und einer Empfänger-PHY namens "RX" verwenden können, die beide mit einer einzigen Avalon speicherzubereiteten Pipeline Bridge verbunden sind.
TX.reconfig_address = mm_bridge_0.m0_address
TX.reconfig_read =mm_bridge_0.m0_read
TX.reconfig_write = mm_bridge_0.m0_write
TX.reconfig_writedata = mm_bridge_0.m0_writedata
RX.reconfig_address = mm_bridge_0.m0_address
RX.reconfig_read = mm_bridge_0.m0_read
RX.reconfig_write = mm_bridge_0.m0_write
RX.reconfig_writedata = mm_bridge_0.m0_writedata