Artikel-ID: 000077275 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.08.2013

Gibt es in der Stratix III Early Power Estimator Version 7.1 bekannte Probleme bei der Leistungsabschätzung für den Paralleleingang beim Chip?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Ja, die Stratix® III Early Power Estimator (EPE) Version 7.1 modelliert die Leistungsaufnahme fälschlicherweise, wenn dynamic parallel on chip termination (OCT) verwendet wird.  Das Energiemodell nimmt an, dass das parallele OCT immer eingeschaltet ist, unabhängig von dem in der Spalte "Output Enable Percentage" eingegebenen Wert.  Die Leistungsabschätzung ist größer als erwartet, da die Leistungsberechnung auch dann parallele ÜLG umfasst, wenn die Ausgabe anfährt.  Bei Stratix III Geräten ist das parallele OCT deaktiviert, wenn ein bidirektionaler Pin Ausgabefunktionen ausführt.

    Lösung

    Version 7.2 des Stratix III EPE verwendet den Output Enable Prozentwert bei der Berechnung des Energieverbrauchs, den das parallele ÜLG für bidirektionale Stifte verbraucht.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® III FPGAs

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