Für Fälle, in denen Ihre TSE-Taktfrequenzen aus der internen Logik stammen, für die ein create_clock Oder create_generated_clock Zuweisung besteht bereits, und Sie müssen die TSE-sDC-Datei ändern, um die Taktzuweisungen für diese Takte zu entfernen.
Zum Beispiel:
Wenn der TSE-Eingabetakt "clk" von einer internen PLL anstatt von einem Taktstift der obersten Ebene gespeist wird, erhalten Sie während der Zeitanalyse eine Warnung wie die unten stehende:
Warnung: Ignorierter Filter bei tse_constraints.sdc(363): clk konnte nicht mit einem Port abgeglichen werden
**Beachten Sie, dass sich die Zeilennummer je nach Konfiguration Ihres TSE-Kerns unterscheiden kann.
Der Grund für die Warnung ist, dass die TSE SDC-Datei eine create_clock Zuweisung für die "clk"-Eingabe, die nicht mehr erforderlich ist, da der "clk"-Port des TSE-Kerns jetzt aus einer PLL-Ausgabe gespeist wird, die bereits eingeschränkt ist.
Um die Warnung zu vermeiden, kommentieren Sie einfach die create_clock Einschränkung, da dies nicht erforderlich ist.
Die oben beschriebene Lösung gilt für jeden TSE-Takt, der von der internen Logik anstelle eines Pins der obersten Ebene gespeist wird.
Diese Einschränkung soll in einer zukünftigen Version der Dreifachgeschwindigkeits-Ethernet-IP behoben werden.