Beschreibung
Aufgrund eines Problems in der Quartus® II Softwareversion 12.0 und neuer wird diese Fehlermeldung möglicherweise beim Kompilieren Ihrer VHDL-Netliste auf Gate-Ebene im ModelSim-Simulator angezeigt. Dieser Fehler tritt auf, wenn Ihr Design eine ALTDDIO_OUT Instanz erstellt.
Lösung
Um dieses Problem zu umgehen, deaktivieren Sie die Option Hierarchie beibehalten für den EDA Netlist Writer, indem Sie die folgenden Schritte ausführen:
- Wählen Sie Einstellungen aus dem Menü "Quartus II Assignments" aus.
- Klicken Sie im Dialogfeld Einstellungen auf Simulation unter EDA-Tooleinstellungen im Bereich Kategorie.
- Klicken Sie auf Mehr EDA-Netlist Writer Settings
- Deaktivieren Sie die Option "Hierarchie beibehalten ".
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben werden.