Kritisches Problem
Beschreibung
Wenn Sie das Arria-10-HDMI-Design über mehrere "Vga"-Seeds ausführen, kann das Design Fehlschlagen des Timings auf diesem Weg:
dcfifo:u_aud_bypass_fifo|*fifo_ram|ram_block*
zu diesem Pfad:
hdmi_tx_top:u_hdmi_tx_top|mr_hdmi_tx_core_top:u_hdmi_tx_core_top|hdmi_tx:u_hdmi_tx|hdmi_tx_altera_hdmi_151_jnt2yvq:hdmi_0|bitec_hdmi_tx:u_bitec_hdmi_tx|bitec_hdmi_tx_audio:auxiliary_encoder.audio.audio*
Dieser Routing-Pfad, der spezifisch für das Arria 10-HDMI-Design ist, umgeht die Video-, Audio- und Hilfsdaten vom Empfänger zum Sender.
Lösung
Führen Sie einen der folgenden Schritte durch, um dieses Problem zu beheben:
- Deaktivieren Sie die Option Auto Global Clock unter Advanced Optionale Einstellung.
- Ändern Sie den Aufwand auf Standard Fit unter Erweitert Einstellung für "Verbinder".
- Ändern Sie den Platzierungs-Seed für den Spieler.
Dieses Problem wird in einer zukünftigen Version des HDMI-IP-Kerns behoben.