Aufgrund eines Problems mit der Altera® Stratix® V Hard IP für PCI Express* wird das Hardware-Slot-Clock-Konfigurationsbit (Link-Status-Register[12]) im PCIe*-Konfigurationsraum immer auf 1 eingestellt, unabhängig von der Einstellung "Slot Clock Configuration" im Register "PCIe Capabilities Link" der GUI. Dieses Problem tritt sowohl in der Simulation als auch in der Hardware auf.
Um dieses Problem zu beheben, bearbeiten Sie die Datei altpcie_hip_256_pipen1b.v im Verzeichnis \synthesis\submodules wie folgt.
1) fügen Sie unter der Zeile 0088 --> Parameter slotclk_cfg = "dynamic_slotclkcfg" hinzu,
2) in etwa Zeile 2699 hinzufügen --> .slotclk_cfg(slotclk_cfg),
Dieses Problem wird ab Intel® Quartus® Prime Standard Edition Softwareversion v17.0 behoben.