Aufgrund eines bekannten Problems in den Intel® Quartus® Prime Pro Softwareversionen 19.1 bis 19.4 kann es sein, dass das JESD204B Intel® FPGA IP Example Design nicht korrekt funktioniert, wenn die Intel® Arria® 10 und Intel® Cyclone® 10 GX-Geräte verwendet werden. Dies ist auf 2 fehlende Ports zurückzuführen, wenn die Synthese und 1 port fehlt, wenn das JESD204B Intel® FPGA IP Beispieldesign simuliert wird.
Um dieses Problem zu beheben, führen Sie die folgenden Schritte durch:
1. Fügen Sie zum Beispiel die Designsynthese diese beiden Ports in "altera_jesd204_ed_RX_TX.sv" bei "ed_synth" in Zeile 365 hinzu.
{
.jtag_avmm_bridge_master_reset_reset (jtag_avmm_rst),
.jtag_reset_in_reset_reset_n (1'b1),
}
2. Fügen Sie z. B. die Designsimulation diesen Port an Zeile 364 in "altera_jesd204_ed_RX_TX.sv" hinzu, der sich auf "ed_sim/testbench/models" in Zeile 365 befindet.
{
.jtag_reset_in_reset_reset_n (1'b1),
}
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Softwareversion 20.1 behoben.