Artikel-ID: 000077025 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.09.2020

Wenn Sie die E-Tile Hard IP for Ethernet Intel® FPGA IP 10G/25G PTP-Varianten verwenden, meldet der Timing Analyzer o_sclk Signal als uneingeschränkten Takt?

Umgebung

    Intel® Quartus® Prime Pro Edition
    E-tile Hard IP für Ethernet Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Bei Verwendung der E-Tile Hard IP for Ethernet Intel® FPGA IP 10G/25G PTP-Varianten ist das o_sclk Signal ein asynchroner Impuls, der durch das Taktnetzwerk geleitet wird. Timing Analyzer identifiziert das o_sclk Signal fälschlicherweise als Taktquelle und meldet es als uneingeschränkten Takt.

Lösung

Es ist keine Problemumgehung erforderlich. Sie können diese Timing-Analyzer-Analyse von o_sclk als uneingeschränkten Takt ignorieren.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

เอฟพีจีเอ Intel® Stratix® 10 TX
Intel® Stratix® 10 DX FPGA
Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte es Widersprüche zwischen der englischsprachigen Version dieser Seite und der Übersetzung geben, gilt die englische Version. Englische Version dieser Seite anzeigen.