Artikel-ID: 000077023 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.06.2020

Ist der unterstützte Bereich für Control Bits (CS) in der JESD204C-Intel® FPGA IP korrekt?

Umgebung

    Intel® Quartus® Prime Pro Edition
    JESD
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines bekannten Problems in Intel® Quartus® Prime Pro Software Version 19.4 und früher hat der JESD204C Intel® FPGA IP einen Control Bits (CS)-Bereich von 0 bis 31. Der unterstützte Bereich ist jedoch 0 bis 3.

Lösung

Wählen Sie Steuerungsbits (CS) innerhalb von 0 bis 3 Bereich aus, wenn Sie den JESD204C-Intel® FPGA IP verwenden. Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition SoftwareVersion 20.1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
Intel® Agilex™ FPGAs und SoC FPGAs
เอฟพีจีเอ Intel® Stratix® 10 MX
เอฟพีจีเอ Intel® Stratix® 10 TX

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte es Widersprüche zwischen der englischsprachigen Version dieser Seite und der Übersetzung geben, gilt die englische Version. Englische Version dieser Seite anzeigen.