Warum speichert das Lane Equalization Control Register der Intel® Arria® 10 PCIe* Hard IP einen falschen anfänglichen voreingestellten Wert, wenn sie als Endpunkt im Gen3-Modus betrieben wird?

Aufgrund eines Chipproblems erfasst der Intel® Arria® 10 PCIe* Hard IP die anfänglichen Werte für "Transmitter Preset" und "Receiver Preset Hint" von jedem empfangenen TS und nicht vom EQ TS, wenn er als Endpunkt im Gen3-Modus betrieben wird, was dazu führt, dass die gespeicherten Werte des "Upstream Port 8.0 GT/s Transmitter Preset" und des "Upstream Port 8.0 GT/s Receiver Preset Hint" falsch sind.

Es gibt keine Problemumgehung für dieses Siliziumproblem. Dieses Problem hat keinen Einfluss auf das Link-Training und kann daher sicher behandelt werden.

Beziehen Sie sich aufgrund dieses Problems nicht auf das "Lane Equalization Control Register", um die anfänglich erfasste Voreinstellung und den Voreinstellungshinweis zu überprüfen, wenn die Intel® Arria® 10 PCIe* Hard IP als Endpunkt im Gen3-Modus betrieben wird.