Artikel-ID: 000077020 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 10.03.2021

Warum empfängt das Hostsystem beschädigte Daten ohne LCRC-Fehler oder Completion Time Out-Fehler auf einem PCIe*-Gen-3-x16-Link, der die Intel® Stratix® 10 Hard IP for PCI Express* in den Intel® Stratix® 10 L-Tile und H-Tile-Geräten verwendet?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Der fast volle Schwellenwertparameter Tx FIFO der Intel® Stratix® 10 Hard IP für die PCIe* Gen 3 x16 Variante ist marginal. Möglicherweise sehen Sie beschädigte Daten ohne LCRC-Fehler oder Completion Time Out Error, der keine Link-Wiederherstellung verursacht.

    Andere IP-Varianten wie PCIe* Gen 3 x8 und Gen 3 x4 sind nicht betroffen.

    Es gibt eine zugehörige KDB.

    Warum meldet das System PCIe* Completion Time out-Fehler auf einem Link, der die Intel® Stratix® 10 Hard IP für PCI Express in Intel® Stratix® 10 L und H-Tile Devices verwendet?

     

     

    Lösung

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Edition Software Version 20.4 behoben.

    Um dieses Problem zu beheben, sollten Sie die Intel® Stratix® 10 Hard IP for PCIe* Gen 3 x16 Variante erneut erstellen und das Design mit der Intel® Quartus® Prime Pro Edition Software Version 20.4 oder neuer neu kompilieren, um das Problem zu integrieren.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 GX
    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX
    Intel® Stratix® 10 GT SoC-FPGA
    Intel® Stratix® 10 NX FPGA

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