Es gibt einen Fehler in der UniPHY DDR3 IP, der fälschlicherweise zulässt, dass eine Konfiguration für ein einzelnes 8Gbit-DDR3-Speichergerät mit 16 Zeilen, 11 Spalten und 3 Bankadressbits für die Arria® V und Cyclone® V Hard- und HPS-Speichercontroller generiert werden kann.
Die größten unterstützten Konfigurationen für DDR3-Gerätekapazitäten sind wie folgt:
Hard Memory Controller und HPS Memory Controller: Auswahl von 4 Gbit pro Chip mit einer Adresskonfiguration von 16 Zeilen, 10 Spalten und 3 Bankbits.
Soft Controller: Auswahl von 8 Gbit pro Chip mit einer Adresskonfiguration von 16 Zeilen, 11 Spalten und 3 Bankbits.
Weitere Informationen zu den von Arria® V Hard und HPS Memory Controller unterstützten Konfigurationen finden Sie in Tabelle 7-17: Merkmale des Arria® V Hard Memory Controllers im Arria V Handbuch und siehe Tabelle 11-1: SDRAM Controller Interface Speicheroptionen im technischen Referenzhandbuch für Arria V Processor System.
Weitere Informationen zu den von Cyclone® V Hard und HPS Memory Controller unterstützten Konfigurationen finden Sie in Tabelle 6-14: Merkmale des Cyclone® V Hard Memory Controllers im Cyclone V Handbuch und in Tabelle 11-1: SDRAM Controller Interface Speicheroptionen im technischen Referenzhandbuch für Cyclone V Processor System.