Beschreibung
Wenn die Clamshell-Topologie im Intel® Stratix® 10 DDR4 IP Parameter Editor aktiviert ist, erfordert jeder Rang zwei CS-Pins, um die Speicherchips oben und unten separat zu konfigurieren. Der folgende Inhalt zeigt, wie Sie die CS-Pins von FPGA bis zu Speicherchips in Designs mit einem Und zwei Rängen abzubilden.
Lösung
Für Single-Rank-Komponenten:
Die oberen (nicht gespiegelten) Komponenten FPGA_CS0 gehen an MEM_TOP_CS0
Die unteren (gespiegelten) Komponenten FPGA_CS1 gehen zu MEM_BOT_CS0
Für Dual-Rank-Komponenten:
Die oberen (nicht gespiegelten) Komponenten FPGA_CS0 gehen an MEM_TOP_CS0 und FPGA_CS1 geht an MEM_TOP_CS1
Die unteren (gespiegelten) Komponenten FPGA_CS2 gehen zu MEM_BOT_CS0 und FPGA_CS3 geht an MEM_BOT_CS1