Ein ähnliches Signal kann bei der Verwendung der Intel® Stratix® 10-EMIF-IP angezeigt werden, wenn PLL-Referenz-Taktverbindungen über mehr als 8 I/O-Banken hinweg vorhanden sind:
Interner Fehler: Untersystem: CPLL, Datei: /quartus/ph/cpll/refclk_gen6_param_util.cpp, Zeile: 387
Referenz-Taktnetzwerk für 12 Kacheln wird derzeit nicht unterstützt!
Dies ist in der Regel auf größeren Intel Stratix 10 Geräten mit mehreren externen Speicherschnittstellen zu sehen, die in einer I/O-Spalte platziert sind, die Kerntakte oder den PLL-Referenztakt teilt. Beachten Sie, dass der PLL-Referenztakt bei der Freigabe von Kernuhren auch im Sharing-Bus der Kernuhren verteilt ist, der zwischen dem Core Clock Master und Slaves verbunden ist.
Stellen Sie sicher, dass der EMIF PLL-Referenztakt nicht mit mehr als 8 angrenzenden I/O-Banken in der gleichen I/O-Spalte verbunden ist. Informationen zu den I/O-Banken Ihres Intel® Stratix® 10 Geräts finden Sie in den Pin-Out-Dateien für Intel Stratix 10 Geräte.
In der Tabelle auf der ersten Seite des Belegungsdokuments werden die I/O-Banken aufgeführt, die mit der Anzahl der Pins für jede I/O-Bank für jedes unterstützte Paket verbunden sind. Zur Bestimmung der 8 I/O-Banken für den PLL-Referenztaktpfad gehören dazu auch I/O-Banken, die nicht gebunden sind und in der Tabelle mit einem "-" angegeben sind.