Beschreibung
Serialite III MegaCore-Versionen 13.1 und früher können Timing-Verletzungen in TimeQuest zwischen zwei verschiedenen Takten anzeigen. Die Timing-Verletzungen umfassen das Eingangssignal crc_error_inject. Das Seriallite III Benutzerhandbuch weist den Benutzer an, den "tx_user_clock" zu verwenden, um das "crc_error_inject"-Signal zu steuern. Da das crc_error_inject-Signal nicht mit dem richtigen Takt innerhalb des Seriallite III Kerns synchronisiert wird, werden Timing-Verletzungen festgestellt.
Lösung
Seriallite III MegaCores Version 13.1 und älter müssen einen internen Takt verwenden, um das crc_error_inject Eingangssignal zu synchronisieren. Die folgende Abbildung zeigt die Problemumgehung.
Der Benutzer muss den internen Takt " tx_coreclkin " zum Modul der obersten Ebene leiten, indem er Ausgabeports in der Hierarchie erstellt. Im Design der obersten Ebene des Benutzers kann dann die "tx_coreclkin" Taktfrequenz verwendet werden, um das Eingangssignal "crc_error_inject" zu steuern.
Unter der Annahme, dass ein Seriallite III-Instanzname von "sl3" und das Top-Level-Design eines Benutzers als top gilt, sind die folgenden Schritte zur Implementierung der oben genannten Lösung.