Artikel-ID: 000076946 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.04.2017

Warum kann der automatisch generierte VHDL-Simulationstest für RapidIO II in bestimmten Konfigurationen des RapidIO II IP-Kerns nicht kompiliert werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • RapidIO II (IDLE2 bis zu 6,25 Gbaud) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    In einigen Konfigurationen des RapidIO® II IP-Kerns wird bei der generierten VHDL-Simulation ein Kompilierungsfehler angezeigt, bei dem ein Port in der Entität fehlt, die eine andere Entität instanziiert.
     
    Beispielfehler im ModelSim-Simulator®.

    Port "" der Entität "" befindet sich nicht in der komponente, die instanziiert wird.

    Dieser Fehler tritt nur in Varianten auf, in denen die I/O Master-, I/O-Slave-, Door/ Maintenance- oder Pass-through-Module deaktiviert sind.

    Die Verilog-Version ist nicht betroffen.

    Lösung

    Verwenden Sie die Verilog-Version des Simulationstestbench.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 7 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GZ
    Cyclone® V FPGAs und SoC FPGAs
    Stratix® V FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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