Die DDR4 IP erfordert keine externe VREF-Schiene, die mit den VREFB-Pins der FPGA I/O-Banken verbunden ist, die für die DQS-Gruppensignale mit I/O-Standard POD-12 verwendet werden.
Die VREF wird intern generiert und kalibriert. Im Abschnitt Quartus® PrimeSchärfebericht I/O-Banknutzungsabschnitt wird angezeigt, dass keine VREF-Anforderung besteht.
Eine externe VREF-Schiene mit 0,6 V ist nur für den VREFCA-Stift des DDR4-Speichergeräts erforderlich. Es wird empfohlen, einen Entkopplungskondensator nahe diesem Stift hinzuzufügen.
VREF für die Datensignale (DQ, DQS, DM/DBI) wird intern im DDR4 Speichergerät und den FPGA DDR4 Schnittstelle DQS-Gruppen-I/O-Banken generiert.
Unten finden Sie weitere Informationen zur VREF-Kalibrierung.
FPGA:
Die VREF-Kalibrierungs-Granularität ist pro I/O-Lane (eine x8-DQS-Gruppe).
Im EMIF-Toolkit-Kalibrierungsbericht ist der FPGA VREF die Einstellung TEROPERABILITÄTFIN.
DDR4-Speicher:
Die DDR4 IP unterstützt die Funktionalität der Per-Dram-Adressierbarkeit, sodass in einer Schnittstelle mit mehreren Speicherkomponenten jede DDR4-Komponente einen anderen kalibrierten VREF-Wert haben kann.
Im EMIF-Toolkit-Kalibrierungsbericht ist der DDR4-Speicher VREF DIE VREFOUT-Einstellung.