Artikel-ID: 000076910 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.04.2019

Warum zeigt das IP-Beispieldesign der Schnittstelle High Bandwidth Memory (HBM2) im Intel® Stratix® 10 MX FPGA eine Verletzung der minimalen Pulsbreite an?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Hoher Bandbreitenspeicher (HBM2) Schnittstelle Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 19.1 und früher kann es zu einer Verletzung der minimalen Pulsbreite führen, wenn Sie ein Beispieldesign für die HBM2-Schnittstellen-IP (High Bandwidth Memory) erstellen, die auf die Intel® Stratix® 10-MX-FPGA ausgerichtet ist.

Lösung

Um dieses Problem zu beheben, laden Sie den Intel® Quartus® Prime Pro Edition Software Version 19.1 Patch 0.04 über den entsprechenden Link unten herunter. Befolgen Sie nach der Installation des Patches die in der Readme-Datei angezeigten Schritte.

Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 19.2 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs
เอฟพีจีเอ Intel® Stratix® 10 MX

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.