Nachdem das Intel® Stratix® 10 Gerät die Konfiguration und den Einstellungsmodus des Benutzermodus abgeschlossen hat, müssen Sie eine Reset-Sequenz implementieren, bevor Sie Ihre Anwendung ausführen. Nach Abschluss der Konfigurationsstufe wird nicht erwartet, dass die Funktionen des Intel Stratix 10 Gerätes gleichzeitig in den Benutzermodus wechseln. Wenn das Gerät den Benutzermodus nicht mehr unterstützt, kann ein kostenlos ausgeführter Takt eine Clock-Race-Bedingung zwischen den Benutzerlogiken verursachen, die die Anfänglichen Bedingungen des Geräts beschädigt.
Um dieses Ereignis zu verhindern, empfiehlt Intel, dass Sie ein Design mit dem User Reset and Clock Gate Intel Stratix 10 FPGA IP mit Ihrer eigenen Benutzerlogik erstellen, um die Benutzeruhr zu entsperren und das Globale Reset-Signal wie in Abbildung 1 zu deaktivieren. Verwenden Sie den Intel Stratix 10 FPGA IP-Kern für Benutzer-Reset und Clock Gate, um das Signal vom user_reset Port zur Aufheben der Klappe der Benutzeruhr zu deaktivieren. Erstellen Sie dann Ihre eigene Logik, um das globale Reset-Signal zu de-assertisieren, nachdem Sie die Benutzeruhr deaktiviert haben.
Beachten Sie, dass es sich bei der Free Running Clock um eine Taktfrequenz von externer Quelle handelt, wobei die Benutzer-Taktfrequenz eine Taktfrequenz ist, die die Benutzerlogik im FPGA taktiert. Die Benutzer-Taktfrequenz kann auch eine kostenlose laufende Uhr oder eine von einer Phase-Locked-Schleife (PLL) generierte Uhr sein.
Es wird erwartet, dass nur eine einzelne IP-Instanz erforderlich ist, um alle Benutzer-Takte zu deaktivieren. Daher sollte das globale Reset-Signal verwendet werden, um den Reset in mehreren Domains zu veröffentlichen/zu de-assertieren. Wenn das Design über mehrere Reset-Domains verfügt, stellen Sie sicher, dass das globale Reset-Signal lange genug gehalten ist, damit das Signal auf alle Domains übertragen werden kann, bevor es deklariert wird.
Abbildung 1. Benutzer-Reset und Takt-Gating-Blockdiagramm
Hinweis: Verwenden Sie den user_clkgate Port des User Reset and Clock Gate Intel Stratix 10 FPGA IP nicht.
Empfohlene De-Delay für user_reset Signal unter Verwendung der Intel Stratix 10 FPGA User Reset and Clock Gate IP und der De-Delay für Global Reset Signal
Die user_reset-Signal-De-Übertragungsverzögerung muss mehr als einen Benutzer-Taktzyklus haben. Sie können die gewünschte Verzögerung erhalten, indem Sie den Verzögerungswert "De-ebenso gut" im Benutzer-Reset- und Clock Gate-Intel Stratix 10 FPGA IP eingeben. Die möglichen Werte für den Parameter De-assertative Delay im User Reset and Clock Gate Intel Stratix 10 FPGA IP können von 0 ns bis 65.535 ns reichen. Sie müssen einen Synchronizer mit der standardmäßigen Anti-Metastable-Technik in folgendem Haus erstellen:
- Die Benutzerlogik zum Aufheben der Benutzeruhr zur Synchronisierung des user_reset Signals in Bezug auf den kostenlosen laufenden Takt.
- Die Benutzerlogik zum De-Assert Global Reset zur Synchronisierung des user_reset Signals in Bezug auf die Benutzeruhr.
Die Verzögerung der globalen Rücksetzfunktion muss lange genug sein, damit das globale Reset-Signal auf die globale Reset-Logik in Ihrem System übertragen werden kann, nachdem Benutzer Clock ausgeführt wird. Erstellen Sie Ihre eigene Benutzerlogik, um das globale Reset-Signal zu de-assertisieren , nachdem user_reset de-bestätigt und Benutzer Clock ausgeführt wird. Sie müssen auch das globale Reset-Signal in Bezug auf User Clock mit standardmäßigen Anti-Metastable-Techniken synchronisieren.
Abbildung 2. Benutzer-Reset und Takt-Gating-Zeitdiagramm
Diese Informationen werden im aktuellen Intel Stratix 10 Konfigurations-Benutzerhandbuch für Intel® Quartus® Prime Pro Edition Software v19.1 dokumentiert.