Kritisches Problem
Beschreibung
Das Erstklassige Verilog HDL-Modul für den PCI Express IP-Kern
schließt das derr_cor_ext_rcv1 Signal ein; dies ist jedoch
Für Stratix V-Geräte ist kein Signal erforderlich oder funktionsfähig.
Dieses Problem betrifft alle Konfigurationen der Stratix V Hard IP für PCI Express.
Lösung
Nachdem Sie Ihre Stratix V Hard IP für PCI Express generiert haben, entfernen Sie sie derr_cor_ext_rcv1 aus
die .v.
Dieses Problem wurde in Version 11.0 SP1 der Stratix V Hard behoben IP für PCI Express.