Artikel-ID: 000076878 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 09.10.2017

Warum schlägt die Simulation am Beispiel des Interlaken-Designs fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Interlaken (2. Generation) Intel® FPGA IP
  • Interlaken
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems im Interlaken IP Core (2. Generation) rx_digitalreset und reset_stat beim Einsatz der Modelsim- oder NCSIM-Simulationsumgebung weiter umschalten. Infolgedessen kann das simulierte System den Lock-Status nicht eingeben oder erfolgreich beenden.

    Lösung

    Dieses Problem besteht nicht beim Einsatz der VCS-Simulationsumgebung.

    Dieses Problem wurde ab Version v17.1 der Intel® Quartus® Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.