Möglicherweise verliert die Altera® PLL-IP in der Pixelsc-Takt-Wiederherstellungs-IP-Sperre nach dynamischer Neukonfiguration, wenn das FPGA Gerät über die Raumtemperatur gehoben wird. In diesem Fall wird das reset_out Signal der Pixelsc-Takt-Wiederherstellungs-IP bestätigt und am Monitor wird kein Video beobachtet. Wenn das FPGA Gerät gekühlt ist, wird das Video am Monitor wieder aufgenommen, Altera PLL-IP die Sperre zurückgewinnen und die Pixels-Clock-Wiederherstellungs-IP-reset_out-Signal nicht bestätigt wird. Die Hauptursache des Problems ist die falsche PLL VCO Post Divider-Einstellung, die von der Pixels-Clock-Wiederherstellungs-IP konfiguriert wurde. Die falsche Einstellung führt dazu, dass die VCO-Frequenz den gesetzlichen Bereich überschreitet, wie im Gerätedatenblatt angegeben.
Für die Intel® Quartus® Prime Standard Edition Software Version 17.1 und für die Intel® Quartus® Prime Standard Edition Software Version 17.1 Update 1 steht ein Patch zur Verfügung, der über den entsprechenden Link unten steht:
Für v17.1:
Patch 0.16std für Windows herunterladen (.exe)
Patch 0.16std für Linux herunterladen (.run)
Laden Sie den Readme-Patch 0.16std herunter (.txt)
Für v17.1.1
Laden Sie Patch 1.19std für Windows herunter (.exe)
Patch 1.19std für Linux herunterladen (.run)
Laden Sie den Readme-Patch 1.19std herunter (.txt)
Dieses Problem wurde ab Intel® Quartus® Prime Standard Edition Softwareversion 19.1 behoben.