Artikel-ID: 000076861 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.06.2016

Einschränkung der horizontalen Auflösung für Pixel parallel in VIP-IP-Kernen (Video und Bildverarbeitung)

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die VIP-IP-Kerne (Video und Bildverarbeitung), die die Pixel parallel anzeigen die Funktion hat eine Einschränkung in den unterstützten Auflösungsbreiten. Die unterstützten Auflösungsbreiten müssen sich sauber durch die Anzahl der Pixel parallel teilen.

    Für den Clocked Video Output II IP-Kern umfasst diese Einschränkung die Vorderansicht, Hintere Vorhalle und die Synchronisierungslänge der horizontalen Leerungsperiode für externe Synchronisiert.

    Der Avalon-Streaming-Videobus (Avalon-ST) unterstützt kein "leeres Pixel". Standorte". Als solche werden alle Videoauflösungen von 4 (für 4 PIP) teilbar angenommen oder 2 (für 2 PIP).

    Lösung

    Für dieses Problem gibt es keine Problemumgehung.

    Dieses Problem wurde in Version 16.0 der VIDEO- und Bildverarbeitungs-IP behoben Kerne.

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