Im Gegensatz zu den APEX™ FPGA Produktreihen, die durch das Absenken des Stroms zwischen zwei GNDIO Pads beschränkt waren, gilt bei Stratix Geräten die aktuelle Einschränkung für I/O-Pins in Bezug auf andere I/O-Pins. Altera empfiehlt maximal 200 mA für thermisch verstärkte Gehäuse und 150 mA für Kabelbündelungen für 10 angrenzende Stifte, wie in den Using Selectable I/O Standards in Stratix & Stratix GX Devices Chapter of the Stratix Device Handbook angegeben. Die Quartus® II Software überprüft auch, ob dieses Limit gilt, und kann einen No-Fit zurückgeben, wenn Ihre Pin-Zuweisungen die aktuelle Obergrenze überschreiten.
Wenn Sie beispielsweise 10 GTL-Ausgabestifte in einer Bank eines FineLine BGA-Pakets™ haben, müssen Sie die Pins so verteilen, dass bei der Auswahl von 10 angrenzenden Pins nur sechs GTL-Ausgänge in dieser Gruppe vorhanden sind. Die Berechnung erfolgt wie folgt:
Anzahl der GTL-Ausgänge pro 10 angrenzende Pins
= 200 mA zulässig pro 10 angrenzenden Pins/34 mA pro Pin für GTL-Ausgabe
= 6 Pins
Tabelle 1 zeigt eine Pin-Konfiguration für Ihr Design.
| Tabelle 1. I/O-Pin-Bezeichnungen | |
| Pin-Nummer | Pin-Bezeichnung |
| 1 | GTL |
| 2 | GTL |
| 3 | GTL |
| 4 | GTL |
| 5 | GTL |
| 6 | GTL |
| 7 | (1) |
| 8 | (1) |
| 9 | (1) |
| 10 | (1) |
| 11 | GTL |
| 12 | GTL |
| 13 | GTL |
| 14 | GTL |
| 15 | GTL |
| 16 | GTL |
Hinweis zu Tabelle 1:
(1) Diese Pins sind entweder nicht zugewiesene Pins oder Eingänge.