Artikel-ID: 000076851 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 21.01.2017

Gibt es in der Arria 10 FPGA DDR4-IP bekannte Probleme mit tCCD_S Verhalten?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen für Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei Verwendung eines Arria® 10-Quartalsrate-DDR4-Controllers können Sie feststellen, dass die CAS_n-zu-CAS_n-Befehlsverzögerung auf verschiedene Bankgruppen die tCCD_S Parametereinstellung im Arria 10 DDR4-Parametereditor nicht erfüllt. Sie können beispielsweise tCCD_S als 4 im Parametereditor einstellen, beobachten aber 8 Zyklen in der Simulationswellenform und in der Hardware. Dies führt zu Lücken zwischen Lese- oder Schreibtransaktionen und kann die Effizienz Ihrer Benutzeroberfläche senken. Diese zusätzliche Verzögerung ist darauf zurückzuführen, dass der Controller die maximale Anzahl von Seiten erreicht, die er gleichzeitig geöffnet halten kann.

    Lösung

    Aktivieren Sie "Auto-Precharge Control" (Automatische Vorladungssteuerung), indem Sie das Kontrollkästchen in der Registerkarte Controller im Arria 10 DDR4 Parameter-Editor aktivieren, wodurch Sie Seiten manuell schließen können, die nicht mehr benötigt werden. Durch das Umschalten dieses Signals wird die Bank vorgeschalten und der Platz im Controller frei, um neue Befehle zu akzeptieren.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.