Artikel-ID: 000076850 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.06.2019

Warum schlägt die PHY Lite für parallele Schnittstellen für Intel® Arria® 10 FPGA IP die Simulation fehl, wenn die Datenkonfiguration auf "Differential" gesetzt ist?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite für parallele Schnittstellen Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Software Version 19.1 können Simulations-Lesefehler auftreten, wenn Sie die Datenkonfiguration auf "Differential" setzen.

    Lösung

    Um diese Probleme zu beheben, öffnen Sie die Datei *phylite_io_bufs.sv im Verzeichnis altera_phylite_arch_nf_*\sim.

     

    Ändern Sie die Zeile von:

    weisen Sie group_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]-1]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num]){1'b0}};

    An:

    weisen Sie group_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num] 1){1'b0}};

     

    Dieses Problem wird ab der Intel® Quartus® Prime Software Version 19.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.