Artikel-ID: 000076849 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 31.10.2019

Gibt es bekannte Probleme mit dem Intel® Stratix® 10 DDR4 Ping Pong PHY Beispieldesign?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Bei Verwendung des Intel® Stratix® 10 EMIF IP in einer DDR4 Ping Pong PHY Konfiguration gibt es ein Problem mit dem automatisch generierten Beispieldesign, wenn der Effizienzmonitor aktiviert ist.

Der Ping Pong PHY wird erfolgreich kalibriert, und der Verkehrsgeneratortest besteht den Ping PHY, schlägt jedoch mit Lesedatenfehlern auf dem Pong PHY fehl. Dieses Verhalten tritt sowohl in der Simulation als auch im Hardwarebetrieb auf.

Lösung

Setzen Sie den DDR4-IP-Parameter Diagnostics > Enable Efficiency Monitor auf deaktiviert.

Dieses Problem wurde in Version 19.4 der Intel® Quartus® Prime Pro Edition-Software behoben.

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Intel® Stratix® 10 FPGAs und SoC FPGAs

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