Problem 367361, Teil 2, Kapitel 2 "TriMatrix Embedded Memory Blocks in Stratix II und Stratix II GX-Geräte", Version 4.5
Tabelle 2-1 im Stratix II Gerätehandbuch und Tabelle 8-1 im Stratix II GX Gerätehandbuch sollte "16K x 36" als verfügbare Konfiguration für M-RAM-Blocks anzeigen.
Problem 132933: Teil 2, Kapitel 7. Konfiguration Stratix II und Stratix II GX Geräte, Version 4.5
Tabelle 7– 22. Dedizierte Konfigurationsstifte auf dem Stratix II und Stratix II GX-Gerät. In der Tabelle heißt es fälschlicherweise: "Bei der Verwendung von EPC2-Geräten sollten nur externe 10-kMals-Pull-up-Widerstanden verwendet werden." in den Beschreibungen für nSTATUS und CONF_DONE. Dies gilt für das EPC1, nicht für das EPC2. Die Tabelle sollte folgende Angaben enthalten: "Bei der Verwendung von EPC1-Geräten sollten nur externe Pull-up-Widerstand-ische Bausteine verwendet werden." in Beschreibungen für nSTATUS und CONF_DONE.
Problem 1001910, Teil 2, Kapitel 5, "High-Speed Differential I/O Interfaces with DPA in Stratix II and Stratix II GX Devices", Version 2.2
DPAUasge-Richtlinien anzeigen, dass jede schnelle PLL bis zu 25 zusammenhängende Reihen im DPA-Modus in einer einzigen Bank (ohne die Referenz-Taktreihe) fahren kann. Mit dieser Einschränkung sollte ein Mindestmaß an Schieflage zwischen den beiden Kanälen gewährleistet werden. Ab Version 8.0 der Quartus® II Software wurde diese Einschränkung entfernt. Um die Schieflage zwischen zwei Beliebigen Kanälen zu berücksichtigen (was auch aus Schiefen auf Boardebene resultieren kann), verwenden Sie die Empfängerdaten-Neuzuordnung, um die Ausrichtung auf mehrere Kanäle zu gewährleisten.
Problem10003860, Volume 2, Kapitel 5 "DC - Wechseleigenschaften", Version 4.5
Tabelle 5-1 zeigt die absolute maximale Gleichspannung (Vi) von 4,6 V. Dies sollte 4,0 V sein. Bei Wechselstromübergängen kann die Spannung für Arbeitszyklen wie in Tabelle 5-2 gezeigt 4,0 V überschreiten.
Problem 10003254, Volume 2, Kapitel 7 "Configuring Stratix II & Stratix II GX Devices", Version 4.5
Der JTAG TCK Pull-down-Widerstandswert wird in Abbildung 7-35 fälschlicherweise als 10k-k-Widerstand angegeben. Der korrekte externe Pulldown-Widerstandswert beträgt 1k-nach unten. Dieser stärkere Widerstand stellt sicher, dass das TCK-Signal auf einer logikarmen Ebene vorgespannt ist.
Problem 10003059, Volume 2, Kapitel 4 "Selectable I/O Standards in Stratix II und Stratix II GX Devices", Version 4.6
Tabelle 4-2 sollte zeigen, dass 1,2 V HSTL bei I/O-Banken 9-12 unterstützt wird. Die einzigen I/O-Banken, die 1,2 V HSTL nicht unterstützen, sind I/O-Banken 1, 2, 3, 5 und 6.
Problem 10001024, Teil 2, Kapitel 3 "Externe Speicherschnittstellen in Stratix II und Stratix II GX-Geräte", Version 4.4.
Die Stratix® II & Stratix II GX DLL-Frequenzbereichsspezifikationen für den Frequenzmodus 2 wurden verbessert. Die neuen Spezifikationen sind unten aufgeführt:
| Spezifikationen für den Stratix II & Stratix II GX DLL-Frequenzbereich | |
Frequenzmodus | Frequenzbereich (MHz) |
0 | 100 – 175 |
1 | 150 – 230 |
2 | 200 – 350 (-3 Geschwindigkeitsklasse) |
200 – 310 (-4 & -5 Geschwindigkeitsstufen) | |
3 | 240 – 400 (-3 Geschwindigkeitsklasse) |
240 – 350 (-4 & -5 Geschwindigkeitsstufen) | |
Problem 10005939, Volume 2, Kapitel 13 "Configuring Stratix II& Stratix II GX Devices", Version 4.4.
Seite 13-103 gibt in der Pin-Beschreibung fälschlicherweise an: "Bei Verwendung eines Remote-System-Upgrades im AS-Modus ist der RUnLU-Pin als allzweckiger I/O-Pin verfügbar". Wenn Sie keine Remote- oder lokalen Update-Konfigurationsmodi verwenden, ist diese Pin als I/O-Pin für allgemeine Zwecke verfügbar.