Aufgrund eines Problems in den Quartus® II Softwareversionen 14.1.1 und früher, zugeordnet die RTL-Wrapper-Datei für die 3.0 x8 Intel® Arria® 10 FPGA Hard IP für PCI Express fälschlicherweise nur ein einzelnes Bit der unteren Ebene mit zwei Bit Breite rx_st_sop, rx_st_eop, tx_st_sop und tx_st_eop Signalen, wenn mehrere Pakete pro Zyklus aktiviert sind.
Um dieses Problem zu beheben, ändern Sie die RTL-Wrapper-Datei, <Vervariantenname>.v oder <variation name>.vhd, um beide Signalbits zu exportieren.