Artikel-ID: 000076815 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.01.2016

Warum sind rx_st_sop, rx_st_eop, tx_st_sop und tx_st_eop nur ein Bit breit, wenn "Mehrere Pakete pro Zyklus aktivieren" bei der Konfiguration der Intel® Arria® 10 FPGA Avalon® Streaming-Schnittstelle für PCIe Hard IP im 3.0 x8-Modus festgel...

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in den Quartus® II Softwareversionen 14.1.1 und früher, zugeordnet die RTL-Wrapper-Datei für die 3.0 x8 Intel® Arria® 10 FPGA Hard IP für PCI Express fälschlicherweise nur ein einzelnes Bit der unteren Ebene mit zwei Bit Breite rx_st_sop, rx_st_eop, tx_st_sop und tx_st_eop Signalen, wenn mehrere Pakete pro Zyklus aktiviert sind.

    Lösung

    Um dieses Problem zu beheben, ändern Sie die RTL-Wrapper-Datei, <Vervariantenname>.v oder <variation name>.vhd, um beide Signalbits zu exportieren.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Intel® Arria® 10 GX

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