Artikel-ID: 000076797 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.08.2018

Warum hängt der Avalon-MM-Master bei der Ausgabe einer Leseanfrage an den Client von Intel® Stratix® 10 FPGA IP?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Altera® S10 Mailbox Client Core
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Der "Client" Intel® Stratix® 10 FPGA IP enthält einige Schreibregister, die keine Lesedaten zurücksanden, wenn der Avalon-MM-Master eine Leseanfrage an sie ausgibt. Daher kann der Avalon MM-Master hängen, wenn er auf eine Antwort von der 10-FPGA-IP Intel Stratix des Client wartet. Ein Schreiben in schreibgeschützte Register verursacht kein Problem, da Avalon MM geschriebene Schreibzugriffe unterstützt, die nicht auf die Antwort auf die Schreibfertigstellung warten. Dieses Problem kann auf jedem Avalon MM-Master auftreten, z. B. JTAG zu Avalon Master Bridge IP oder Nios II Prozessor, der sowohl Lese- als auch Schreibanfragen unterstützt.

    Lösung

    Dieses Problem wurde in Intel Quartus® Prime Pro Softwareversion 18.0.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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