Artikel-ID: 000076788 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.07.2012

Interner Fehler: Untersystem: TIS_RC, Datei: /quartus/tsm/tis/tis_physical_timing_api.cpp, Zeile: 1334

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Bei der Kompilierung eines Designs, das auf eine Arria V ausgerichtet ist, oder Cyclone V Gerät kann die Kompilierung mit dem Fehler ausfallen

Internal Error: Sub-system: TIS_RC, File: /quartus/tsm/tis/tis_physical_timing_api.cpp, Line: 1334

Dieser Fehler kann auftreten, wenn Ihr Design einen hohen M10K-Block hat Verwendung.

Lösung

Wenn Ihr Design LogicLock-Regionen enthält, erlauben Sie dies dem", um Speicherelemente außerhalb des zugewiesenen LogicLock-Bereichs zu platzieren durch Ausführen der folgenden Schritte:

  1. Klicken Sie im Fenster LogicLock Regions mit der rechten Maustaste eine LogicLock-Region, und klicken Sie dann auf Eigenschaften.
In der Mitglieder Liste der Eigenschaften Dialog wählen Sie Design-Elemente aus.
  • Klicken Sie auf Bearbeiten. Das Dialog Knoten bearbeiten das Feld wird geöffnet.
  • Klicken Sie unter Ausgeschlossene Elementtypen auf Bearbeiten. Das Dialogfeld Ausgeschlossene Elementtypen wird geöffnet.
  • Schalten Sie unter Ausgeschlossene Elementtypen Speicher ein.
  • Wenn Ihr Design keine LogicLock-Bereiche enthält, oder wenn dies zulässt der", um Speicherelemente außerhalb ihres zugewiesenen LogicLock zu platzieren Regions kann den Fehler nicht beheben. Fügen Sie die folgende Zeile zur Datei quartus.ini hinzu. für Ihr Projekt:

    fitter_rams_disallow_packed_mode = on

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Arria® V FPGAs und SoC FPGAs
Cyclone® V FPGAs und SoC FPGAs

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