Artikel-ID: 000076734 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 07.10.2020

Wie behebe ich Timing-Schließungswarnhinweise, wenn ein Design mit dem JESD204C-Intel® FPGA IP im Basismodus kompiliert wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • JESD204B Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Beim Erstellen eines Designs mit dem JESD204C-Intel® FPGA IP in den Intel® Quartus® Prime Pro Edition Softwareversionen 20.1 oder 20.2 sehen Sie möglicherweise einige oder alle Warnmeldungen unten.

     

    Nachrichten-ID

    Nachrichtentext

    17897

    Es wurde kein Ziel-Taktzeitraum gefunden, der die set_net_delay Zuweisung von "[get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component|auto_generated|delayed_wrptr_g*}]" bis "[get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_ dcfifo132b_m20k|dcfifo_component|auto_generated|rs_dgwp|dffpipe*|dffe*}]". Diese Zuweisung wird ignoriert.

    332182

    Es wird kein Pfad gefunden, der die Zuweisung "set_max_skew - von [get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component|auto_generated|*rdptr_g*}] -zu [get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component| auto_generated|ws_dgrp|dffpipe*|dffe*}] -get_skew_value_from_clock_period src_clock_period -skew_value_multiplier 0,800 ". Diese Zuweisung wird ignoriert.

    332174

    Ignorierter Filter bei intel_jesd204c.sdc(81): -group konnte nicht mit einer Taktfrequenz abgeglichen werden

    332049

    Create_clock bei intel_jesd204c.sdc(64) wird ignoriert: Das Argument ist eine leere Sammlung

    332054

    Zuweisung set_clock_groups wird akzeptiert, hat aber einige Probleme bei intel_jesd204c.sdc(81): Argument -group with value -group {j204c_txphy_clk[0]} -group {j204c_txphy_clk[1]} -group {j204c_txphy_clk[2]} -group {j204c_txphy_clk[2]} -group {j204c_txphy_clk[3]} -group {j204c_txphy_clk[4]} -group {j204c_txphy_clk[5]} -group {j204c_txphy_clk[6]} -group {j204c_txphy_clk[7]} konnte mit keinem Element der folgenden Typen übereinstimmen: (CLK)

    332060

    Knoten: j204c_txphy_clk wurde als Takt bestimmt, wurde aber ohne entsprechende Taktzuweisung gefunden.

    Lösung

    Um dieses Problem in der Intel® Quartus® Prime Pro Edition Softwareversionen 20.1 oder 20.2 zu beheben, ersetzen Sie bestimmte Zeilen in der intel_jesd204c.sdc-Datei wie unten gezeigt.

     

    nur simplex rx base(... /intel_jesd204c_rx_191/mainboard/intel_jesd204c.sdc):

    ändern von:

    77 festgelegt overall_clock ""

    78 für { set j 0} { $j < 4} { incr j} {

    79 fügen Sie overall_clock "-Gruppe {j204c_rxphy_clk[$j]} an" an.

    80                           }

    81 set_clock_groups -alle {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} $overall_clock

    An

    77 festgelegt overall_clock ""

    78 festgelegt clock_grp ""

    79 für { set j 0} { $j < 4} { incr j} {

    80 fügen Sie overall_clock "-Gruppe {j204c_rxphy_clk[$j]} an" an.

    81                           }

    82 festgelegt clock_grp_tmp {set_clock_groups -alle -group {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} }

    83 anhängen clock_grp $clock_grp_tmp $overall_clock

    84 eval $clock_grp

     

    nur simplex tx base(.../intel_jesd204c_tx_191/mainboard/intel_jesd204c.sdc):

    ändern von:

    63 für {set i 0} { $i < 4} {incr i} {

    64 eval {create_clock -name "j204c_txphy_clk[$i]" -period 3,945ns [get_ports j204c_txphy_clk[$i]]}

    65           }

    .

    .

    .

    78 für { set j 0 } { $j < 4} { incr j} {

    79 fügen Sie overall_clock "-Gruppe {j204c_txphy_clk[$j]} an" an.

    80                           }

    81 eval {set_clock_groups -alle -group {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} $overall_clock}

    An

    64 eval {create_clock -name "j204c_txphy_clk" -period 3,945ns [get_ports j204c_txphy_clk]}

    .

    .

    .

    79 festgelegt clock_grp ""

    80 fügen Sie overall_clock {-group {j204c_txphy_clk} } an.

    81 gesetzt clock_grp_tmp {set_clock_groups -alle -gruppe {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} }

    82 anhängen clock_grp $clock_grp_tmp $overall_clock

    83 eval $clock_grp

     

    Nur Duplex-Basis(.../intel_jesd204c_tx_191/mainboard/intel_jesd204c.sdc):

    ändern von:

            64 create_clock -Name "j204c_rxphy_clk[$i]" -Zeitraum 3,945 nm [get_ports j204c_rxphy_clk[$i]]

    65 create_clock -Name "j204c_txphy_clk[$i]" -Zeitraum 3,945 nm [get_ports j204c_txphy_clk[$i]]

    66                           }

    .

    .

    .

    86 festgelegt overall_clock ""

    87 für { set j 0 } { $j < 4} { incr j} {

    88 anhängen overall_clock "-group {j204c_rxphy_clk[$j]} -group {j204c_txphy_clk[$j]} "

    89                           }

    90 set_clock_groups -j204c_tx_avs_clk j204c_rx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk j204c_rxlink_clk j204c_rxframe_clk } $overall_clock

    An

            64 create_clock -Name "j204c_rxphy_clk[$i]" -Zeitraum 3,945 nm [get_ports j204c_rxphy_clk[$i]]

    65                           }

    66 eval create_clock -Name "j204c_txphy_clk" -Zeitraum 3,945 nm [get_ports j204c_txphy_clk]

    .

    .

    .

    87 festgelegt overall_clock ""

    88 festgelegt clock_grp ""

    89 anhängen overall_clock {-group {j204c_txphy_clk} }

    90 festgelegt clock_grp_tmp {set_clock_groups -alle -gruppe {j204c_tx_avs_clk} -group {j204c_txlink_clk j204c_txframe_clk} }

    91 für { set j 0} { $j < 4} { incr j} {

    92 fügen Sie overall_clock "-Gruppe {j204c_rxphy_clk[$j]} an" an.

    93                               }

    94 festgelegt clock_grp_tmp {set_clock_groups -alle -j204c_rx_avs_clk -group {j204c_rx_avs_clk} -group {j204c_rxlink_clk j204c_rxframe_clk} }

    95 anhängen clock_grp $clock_grp_tmp $overall_clock

    96 eval $clock_grp

     

    Hinweis: Alle Taktzeitwerte hängen von den vom Benutzer ausgewählten Werten ab.

     

     

    Dieses Problem wird ab Intel Quartus Prime Pro Edition Softwareversion 20.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX

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