Aufgrund der erstaunlichen Reset-Funktion der Intel® Stratix® 10 L-Tile Transceiver und H-Tile Transceiver können Sie eine signifikante Link-up-Verzögerungsunterschied zwischen Serial Lite III Streaming Intel® FPGA IP Instanzen in der Simulation beobachten.
Um diesen Effekt in der Simulation zu umgehen, ändern Sie im .v im Sim-Ordner Folgendes:
Von
.reduced_reset_sim_time (0),
An
.reduced_reset_sim_time (1),
Ein Beispiel für die .v-Datei finden Sie unten:
altera_sl3_tx\altera_sl3_phy_top_181\sim\altera_sl3_tx_altera_sl3_phy_top_181_jl2kkei.v
#Note , dass diese Änderung nur die Verbindungszeit in der Simulation reduziert.
Dies ist das erwartete Verhalten und wird in keiner zukünftigen Version der Intel® Quartus® Prime Software geändert.