Die folgende kritische Warnung kann angezeigt werden, wenn Sie die ALTDDIO_IN Intel FPGA IP verwenden, um eine Schnittstelle ohne Speicher in einem Cyclone® III- oder Cyclone® IV-Gerät zu implementieren, und wenn die Stiftkontakte nicht korrekt eingeschränkt sind.
Kritische Warnung: Der Händler konnte Signale von DQ I/Os nicht korrekt zu DQ-Capture-Registern leiten, da die DQ-Capture-Register nicht neben ihren entsprechenden DQ I/Os platziert werden
Info: DQ-Erfassungsregister bei wird beim >
Da nicht mehr als zwei globale Taktfrequenzen (invertierte Takte werden getrennt von nicht invertierten Takten gerechnet) ein LAB füttern können, erscheint die Warnung, wenn das angrenzende LAB des entsprechenden DQ I/O bereits von DDIO-Eingaberegistern für andere Pins verwendet wird.
Die Wirkung der Warnung ist schräger. Für eine Schnittstelle ohne Speicher sollte es sicher sein, diese Warnung zu ignorieren, solange Ihre Timing-Anforderungen erfüllt sind. Wenn die Timing-Voraussetzungen nicht erfüllt sind, müssen Sie die Pin-Positionen ändern, um diese kritische Warnung zu beheben.