Artikel-ID: 000076675 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.12.2022

Warum zeigt die Simulation des eSRAM-Intel® FPGA IP, die mithilfe von Mentor* ModelSim* auf die Intel® Stratix® 10 ausgerichtet ist, falsche Lesedaten auf?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei der Simulierung des eSRAM-Intel® FPGA IP, der auf die Intel® Stratix® 10 Geräte mit Mentor* ModelSim* ausgerichtet ist, können Sie aufgrund falscher Simulationsoptionen falsche Lesedaten beobachten.

    Lösung

    Um dieses Problem zu umgehen, fügen Sie die option unten in der msim_setup.tcl-Datei hinzu:

    setzen Sie USER_DEFINED_VERILOG_COMPILE_OPTIONS "+define+ESRAM_SIM"

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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