Bei der Simulierung des eSRAM-Intel® FPGA IP, der auf die Intel® Stratix® 10 Geräte mit Mentor* ModelSim* ausgerichtet ist, können Sie aufgrund falscher Simulationsoptionen falsche Lesedaten beobachten.
Um dieses Problem zu umgehen, fügen Sie die option unten in der msim_setup.tcl-Datei hinzu:
setzen Sie USER_DEFINED_VERILOG_COMPILE_OPTIONS "+define+ESRAM_SIM"