Artikel-ID: 000076646 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 30.05.2017

Wie behebe ich Halte-Timing-Verletzungen zwischen dem c2p_write_clk und dem pll_write_clk für ein Stratix V DDR3-Design?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • DDR3 SDRAM Controller mit UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei einem auf Stratix® V DDR3 UniPHY basierenden Design sehen Sie möglicherweise Timing-Verletzungen an Datenpfaden zwischen der c2p_write_clk und den pll_write_clk Clock-Domains.

    Lösung

    Um diese "Hold Timing"-Verletzungen zu beheben, führen Sie die folgenden Schritte durch:

    1) In der IP-generierten <IP_variation_name>if0_pll0.sv-Datei, einstellen

    Parameter WRITE_CLK_PHASE = "938 PS"

    2) In der IP-generierten <IP_variation_name>if0_p0_parameters.tcl-Datei festlegen

    einstellen::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase(PLL_WRITE_CLK) 270.0

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.